算术逻辑单元（ALU）配套电路的寄存器及控制器等解析1、输入寄存器ALU要用于计算机系统，进行各种运算，必须在输入和输出配上一套寄存器。输入寄存器要有选择功能，以便根据控制器的命令选择各种数据来源，如母线、各种寄存器、移位器或累加器等。图4.10为ALU的一种输入寄存器。选讯号只能有一个，Si由控制讯号译码而得。选上的数据源在ф1·Si，为高电平时输入，作运算准备，ф2期间数据自保，同时送ALU进
算术逻辑单元（ALU）配套电路的寄存器及控制器等解析1、输入寄存器ALU要用于计算机系统，进行各种运算，必须在输入和输出配上一套寄存器。输入寄存器要有选择功能，以便根据控制器的命令选择各种数据来源，如母线、各种寄存器、移位器或累加器等。图4.10为ALU的一种输入寄存器。选讯号只能有一个，Si由控制讯号译码而得。选上的数据源在ф1·Si，为高电平时输入，作运算准备，ф2期间数据自保，同时送ALU进
加速进位Manchester进位链的速度的限制决定于最坏情况：所有进位管均被打开，从最高位向最低位C-1放电。如果位数较多，串联的门管多，则放电很慢，起不到高速进位的效果。为了解决这个问题，要对上述的进位链作些适当的改进，方法如下：1、加缓冲级为了避免从最高位直接向最低位放电，在进位链的中间插上一些缓仲级，把长的放电路径缩短成若干段。例如，每四位加一级缓冲级，放电路径只经过四个门管。缓冲级是由两级
加速进位Manchester进位链的速度的限制决定于最坏情况：所有进位管均被打开，从最高位向最低位C-1放电。如果位数较多，串联的门管多，则放电很慢，起不到高速进位的效果。为了解决这个问题，要对上述的进位链作些适当的改进，方法如下：1、加缓冲级为了避免从最高位直接向最低位放电，在进位链的中间插上一些缓仲级，把长的放电路径缩短成若干段。例如，每四位加一级缓冲级，放电路径只经过四个门管。缓冲级是由两级
Manchester进位链串行进位链的缺点在于一级等一级，速度慢，因此人们设法寻求直接传输进位的方法。Manchester进位链是目前普遍采用的一种直接传输快速进位链，其工作原理及结构如下：上式可以这样来分析：Ci-1，向i位传输，输出Ci，传输过程决定于本位的αi和bi。这样就可以考虑由αi和bi组成控制讯号来控制一定结构的传输门，使进位讯号直接由低位向高位传输，不必等待各位运算的结果。图4.3
Manchester进位链串行进位链的缺点在于一级等一级，速度慢，因此人们设法寻求直接传输进位的方法。Manchester进位链是目前普遍采用的一种直接传输快速进位链，其工作原理及结构如下：上式可以这样来分析：Ci-1，向i位传输，输出Ci，传输过程决定于本位的αi和bi。这样就可以考虑由αi和bi组成控制讯号来控制一定结构的传输门，使进位讯号直接由低位向高位传输，不必等待各位运算的结果。图4.3
运算电路的算术逻辑单元（ALU）和串行进位链框图解析运算电路是计算机的核心，它可以根据控制器的命令对各种输入数据进行处理、输出。第一节 算术逻辑单元（ALU）算术逻辑单元是进行各种基本运算的部件，包括加、减算术运算，逻辑运算（逻辑乘、逻辑加、按位加）以及移位运算等，其中最主要的是加法。一、串行进位链由全加器组成一级级串行工作方式。全加法的逻辑如图4.1所示。αi和bi为第i位的运算数，Ci-1，为
运算电路的算术逻辑单元（ALU）和串行进位链框图解析运算电路是计算机的核心，它可以根据控制器的命令对各种输入数据进行处理、输出。第一节 算术逻辑单元（ALU）算术逻辑单元是进行各种基本运算的部件，包括加、减算术运算，逻辑运算（逻辑乘、逻辑加、按位加）以及移位运算等，其中最主要的是加法。一、串行进位链由全加器组成一级级串行工作方式。全加法的逻辑如图4.1所示。αi和bi为第i位的运算数，Ci-1，为
专用RAM的结构框图和工作原理方式解析将RAM和逻辑电路结合起来组成专用RAM（又称为ASIC RAM），使RAM的应用更为方便有效。ASIC RAM近期发展较快，它以应用为对象，设计适合于使用的多种多样的专用RAM。视频显示RAM就是其中重要的一种，已经广泛用于显示整机。本节将以它为例，说明ASIC RAM的结构和工作方式。对显示用RAM（V RAM）的基本要求是：必须能从图形控制器接收讯息，并
专用RAM的结构框图和工作原理方式解析将RAM和逻辑电路结合起来组成专用RAM（又称为ASIC RAM），使RAM的应用更为方便有效。ASIC RAM近期发展较快，它以应用为对象，设计适合于使用的多种多样的专用RAM。视频显示RAM就是其中重要的一种，已经广泛用于显示整机。本节将以它为例，说明ASIC RAM的结构和工作方式。对显示用RAM（V RAM）的基本要求是：必须能从图形控制器接收讯息，并
解析容错技术结构电路及读写过程采取措施技术容错技术冗余技术对纠正单元的硬失效是很有效的。随着集成度提高，单元尺寸缩小，α软失效又成了重要矛盾，而容错技术可以纠正α软失效。容错技术的要点是在正常数据位以外加上几位校正码，校正位与数据位之间必须符合一定的编码规律。如果数据位读出发生错误，校正位也会随之变化，从新、老校正位的差别可以检出数据位的错误，甚至可以纠正错误。熟知的奇偶校正只有一位校正位，可使数
解析容错技术结构电路及读写过程采取措施技术容错技术冗余技术对纠正单元的硬失效是很有效的。随着集成度提高，单元尺寸缩小，α软失效又成了重要矛盾，而容错技术可以纠正α软失效。容错技术的要点是在正常数据位以外加上几位校正码，校正位与数据位之间必须符合一定的编码规律。如果数据位读出发生错误，校正位也会随之变化，从新、老校正位的差别可以检出数据位的错误，甚至可以纠正错误。熟知的奇偶校正只有一位校正位，可使数
分析冗余技术及有两种程序化的方法解析冗余技术在RAM中采用一个个单元的代替方法是十分困难的，而是做些备用的单元行和列及其相应译码器以代替失效的行和列。这种替代都是在芯片中间测试时完成的。首先通过测试记下失效的单元行、列，然后把它们割开，把备用的行、列连上去代替，最终再进行一次核实测试。这个过程叫冗余的程序化，有如下两种程序化的方法：1、电程序冗余以备用列替代为例。如图3.59所示，每个列地址输入处
分析冗余技术及有两种程序化的方法解析冗余技术在RAM中采用一个个单元的代替方法是十分困难的，而是做些备用的单元行和列及其相应译码器以代替失效的行和列。这种替代都是在芯片中间测试时完成的。首先通过测试记下失效的单元行、列，然后把它们割开，把备用的行、列连上去代替，最终再进行一次核实测试。这个过程叫冗余的程序化，有如下两种程序化的方法：1、电程序冗余以备用列替代为例。如图3.59所示，每个列地址输入处
解析冗余容错技术的成品率与缺陷的关系及采取措施成品率与缺陷的关系随着RAM集成度的提高，缺陷造成成品率下降成为了一个重要的矛盾。如果一个大圆硅片上有N个芯片，片上有n个点缺陷。先假设这些缺陷是随机分布的。根据统计理论，芯片中有K个缺陷的几率：K其中，为单位芯片占有的平均缺陷数。图3.58是缺陷在大圆片各芯片上随机分布的实例之一。令Do为缺陷密度，A为单个芯片的面积，Y为成品率，则应有：显见，如果工
解析冗余容错技术的成品率与缺陷的关系及采取措施成品率与缺陷的关系随着RAM集成度的提高，缺陷造成成品率下降成为了一个重要的矛盾。如果一个大圆硅片上有N个芯片，片上有n个点缺陷。先假设这些缺陷是随机分布的。根据统计理论，芯片中有K个缺陷的几率：K其中，为单位芯片占有的平均缺陷数。图3.58是缺陷在大圆片各芯片上随机分布的实例之一。令Do为缺陷密度，A为单个芯片的面积，Y为成品率，则应有：显见，如果工
VLSI SRAM与DRAM的主要差异及其分析SRAM与DRAM的主要差异1、单元是静态触发器，不需要对存储讯号进行刷新。2、地址不分时，同时输入，可以提高速度，但会增加封装腿数。3、可以异步工作方式，随时对地址变化作出相应的反应。4、以作为片选讯号，它是电平控制，而不是象DRAM那样采用脉冲控制。低电平为选中；高电平为不选中，维持状态。从应用方便性和取数速度来考虑，SRAM优于DRAM，但它的致
VLSI SRAM与DRAM的主要差异及其分析SRAM与DRAM的主要差异1、单元是静态触发器，不需要对存储讯号进行刷新。2、地址不分时，同时输入，可以提高速度，但会增加封装腿数。3、可以异步工作方式，随时对地址变化作出相应的反应。4、以作为片选讯号，它是电平控制，而不是象DRAM那样采用脉冲控制。低电平为选中；高电平为不选中，维持状态。从应用方便性和取数速度来考虑，SRAM优于DRAM，但它的致
VLSI SRAM地址变化探测法（ATD）电路及措施这是降低SRAM维持功耗的另一有效措施。上述的SRAM在维持状态下不但有列电流功耗，还有其他外围电路的功耗，即使采用DWL技术，SRAM的维持功耗仍比DRAM的大得多。为了大大降低维持功耗，可以模仿DRAM电路，采用时钟控制方式。例如用动态译码器，在维持状态下所有字线均为低电平（可见本章第四节中DRAM的译码电路），因此就不存在列电流。在这种工作
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